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[VHDL] Digital stop watch[디지털 스톱 워치] 설계 소스 - 키트와 쿼터스를 이용

페이지 정보

작성일 23-02-27 09:56

본문

Download : [VHDL] Digital stop.hwp

entity stopwatch is

 Entity 입출력 포트 선언
port( clk : in std_logic;-- 1kHz

시뮬레이션 분석

VHDL,Digital stop watch,디지털 스톱 워치,설계 소스,키트와 쿼터스를 이용
▼ 프로젝트 紹介

- 시간, 분, 1/100초 단위까지 있어서 세밀하게 시간을 측정(measurement)할 수 있다
▼ 구현된 프로그램(program]) 소스 紹介
Digital Stop Watch는 정확하게 시간을 멈출 수 있고, 시간을 숫자로 표시해 주기 때문에 보기 쉬운 장점이 있어 Analog에 비해 활용도가 높고 Digital 시계가 익숙한 현 세대에 더욱 선호되는 편이다. 이번 프로젝트 설계를 통해 학기 동안 배웠던 VHDL 문법을 복습하고, 나아가 더 복잡한 구조를 해석하고 설계할 수 있는 능력을 기를 수 있으며 키트의 세그먼트 활용과 클락 신호를 다루는 능력을 기를 수 있을 것이다. 이번 프로젝트 설계를 통해 학기 동안 배웠던 VHDL 문법을 복습하고, 나아가 더 복잡한 구조를 해석하고 설계할 수 있는 능력을 기를 수 있으며 키트의 세그먼트 활용과 클락 신호를 다루는 능력을 기를 수 있을 것이다.
▼ 사용된 툴과 키트 紹介

- 키트의 Segment에 시간을 Display하고, Button switch로 control

▼ 核心(핵심) 알고리즘과 간략한 구조 紹介

설명

3. 수행 내용

설계 구조

코딩

[VHDL] Digital stop watch[디지털 스톱 워치] 설계 소스 - 키트와 쿼터스를 이용

- 4개의 주요 회로를 컴포넌트 문으로 결합하여 사용

레포트 > 공학,기술계열
- 키트 : HBE-COMBO2[FPGA] > Cyclone2 (EP2C35F672C8N)

소스 reference(자료) 검색

순서

- 사용 툴 : Quartus2

다.

Download : [VHDL] Digital stop.hwp( 81 )

보고서 작성

Digital Stop Watch는 정확하게 시간을 멈출 수 있고, 시간을 숫자로 표시해 주기 때문에 보기 쉬운 advantage이 있어 Analog에 비해 활용도가 높고 Digital 시계가 익숙한 현 세대에 더욱 선호되는 편이다.

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